Senior SoC Verification Engineer – SystemVerilog/UVM

ST · Salerno, Campania · 2 mesi fa

Candidati sul sito partner Ti candidi sul sito dell'inserzionista — qui non viene salvato nulla.

ST assume una posizione di Senior Digital Verification Engineer – SoC a Napoli. Il candidato lavorerà su testbench SystemVerilog UVM, sviluppando test in C e script Python per automazione, analisi e coverage.

Collaborerà con team RTL, architettura e firmware per definire strategie di verifica e garantire qualità elevata in ambienti automobilistici/industriali. Viene richiesto un background in ingegneria elettronica o informatica, 5–8 anni di esperienza, conoscenza di tool EDA e ambienti

Candidati sul sito partner Annuncio fornito da uno dei nostri portali partner. Ultima verifica: 12 ore fa.

Segnala l'annuncio

Altre offerte con questo titolo

Senior SoC Verification Engineer – SystemVerilog/UVM ST · 3 giorni fa Senior SoC Verification Engineer – SystemVerilog/UVM ST · 2 mesi fa SoC Verification Engineer - Hybrid | UVM & SystemVerilog Fondazione Chips-IT · 4 giorni fa SoC Verification Engineer - Hybrid | UVM & SystemVerilog Fondazione Chips-IT · 1 mese fa SoC Verification Architect - Digital (SystemVerilog/UVM) STMicroelectronics Italia · 1 mese fa Design Verification Engineer SoC Fondazione Chips-IT · 3 giorni fa Design Verification Engineer SoC FONDAZIONE CHIPS-IT · 5 giorni fa Design Verification Engineer SoC Fondazione Chips-IT · 1 mese fa